论文总字数：26003字

摘 要

移动智能终端和物联网设备大多采用电池供电，对低功耗有明确的需求，从而使芯片的低功耗设计变得十分重要。本文从总线和触发器单元两个角度探索了低功耗SoC芯片的设计方案。

多层AHB总线是目前应用最广泛的SoC片内总线，传统的总线设计存在数据总线冗余翻转的问题，造成了功耗浪费。本文通过分析多层AHB总线结构，优化了译码模块和输出模块中与数据总线冗余翻转直接相关的多路选择器，减少了冗余翻转，在连续读写操作下总线功耗降低了44%。

针对功耗占比较高的触发器单元，本文设计了新型TCFF结构触发器，包括电路原理图和版图，提取了单元库，建立了Verilog模型。在TSMC 40nm工艺上设计了无复位和异步复位TCFF触发器。与工艺库中原有的TGFF触发器对比，TCFF在10%的数据翻转率下可降低60%的功耗。

最后，本文将以上两种低功耗技术应用于M3为核心的微控制器芯片，在0.9V工作电压、40MHz时钟频率下，执行逻辑运算和内存操作，SoC总功耗降低了13%。

关键词：SoC 低功耗 多层AHB总线 标准单元 触发器

Low-Power Optimizations for SoC Based on

Multi-layer AHB Bus

Abstract

Mobile smart terminals and IoT devices are mostly battery-powered, and they have a clear requirement for low power consumption, making the chip's low-power design very important. This paper explores the low-power design from both the bus and flip-flop cells to reduce the power consumption of the SoC chip.

The multi-layer AHB bus is currently the most widely used SoC on-chip bus. The traditional bus design has the problem of unnecessary flipping of the data bus, resulting in waste of power consumption. By analyzing the structure of the multi-layer AHB bus, this paper improves the multiplexer in the decode stage and the output stage which is directly related to the unnecessary flipping of the data bus, and reduces unnecessary flipping. The bus's power consumption is reduced by 44% when the bus is continuously reading and writing.

For the flip-flop cells with high power consumption, this paper designs a new TCFF structure flip-flop standard cell, including the schematic and layout, extracts the cell library, and establishes the Verilog model. A reset-free TCFF and an asynchronous reset TCFF are designed using the TSMC 40nm process. Compared with the original TGFF flip-flop from the foundry library, TCFF can reduce power consumption by 60% at 10% data toggle rate.

Finally, this paper applies the above two low-power techniques to the microcontroller chip based on M3 core, and performs logic operations and SRAM access operations at 0.9V operating voltage and 40MHz clock frequency. The total power consumption of the SoC is reduced by 13 %.

Keywords: SoC；low-power；multi-layer AHB；standard cell；flip-flop

目录

摘要 I

ABSTRACT II

第一章 绪论 1

1.1课题研究背景和意义 1

1.2国内外发展和研究现状 3

1.2.1 AMBA发展和研究现状 3

1.2.2 低功耗触发器研究现状 4

1.3 本文主要工作内容 6

第二章 低功耗设计技术 7

2.1 SoC技术介绍 7

2.2 功耗来源 7

2.1.1 动态功耗 8

2.1.2 静态功耗 9

2.3 低功耗技术 9

2.3.1 门控时钟技术 10

2.3.2 多阈值电压技术 10

2.3.3 总线低功耗技术 10

2.3.4 低功耗标准单元库技术 11

第三章 低功耗多层AHB总线优化设计 12

3.1 总线仿真结构搭建 12

3.2 总线冗余翻转问题的分析与改进 14

3.2.1 写数据冗余翻转问题的分析与改进 14

3.2.2 读数据冗余翻转问题的分析与改进 17

3.3 总线功耗分析 18

第四章 低功耗触发器标准单元设计 20

4.1 触发器测试平台与性能指标 20

4.1.1触发器测试平台 21

4.1.2 触发器性能指标 21

4.2 电路设计与仿真 22

4.2.1 TGFF电路结构 23

4.2.2 TCFF的设计 23

4.2.3 异步复位TCFF的设计 25

4.2.4 性能对比 26

4.3 单元版图绘制 27

4.4 版图后仿真 28

4.5 单元表征建库 30

第五章 低功耗SoC验证 33

5.1 SoC结构搭建 33

5.2 低功耗总线和触发器单元的应用与验证 33

第六章 总结与展望 36

6.1 总结 36

6.2 展望 36

参考文献 37

致谢 39

绪论

近年来，随着电池供电的便携式设备和物联网设备的普及，人们对低功耗SoC芯片的需求急剧增加。芯片制造工艺的进步(目前已经到达7nm工艺节点)和集成度的提高，不可避免地造成了芯片功耗的增加，带来了芯片散热和稳定性等方面的问题。如何降低功耗已经成了芯片设计和制造产业广泛关注的问题。

1.1课题研究背景和意义

随着微电子制造工艺和IC(Integrated Circuit，集成电路)设计技术的不断发展，芯片的规模和复杂度不断增大，把整个系统集成在单一芯片上已成为一种主流趋势，即所谓的SoC(System on Chip，片上系统)技术^[1]。

如今，SoC已经被广泛应用在诸如手机、平板电脑以及可穿戴设备等各种基于电池供电的便携式设备中，它们极大丰富了人们的日常生活。人们在要求便携式设备拥有更高的性能同时需要其具有更长的工作时间。虽然随着工艺尺寸的不断缩小和集成度的提高，SoC芯片的面积越来越小，运行频率越来越高，但是随之而来的功耗问题也愈加严重。功耗决定了芯片的可靠性以及电池的使用寿命，功耗的不断增大会导致芯片过热、器件的稳定性下降以及信号的稳定性下降，同时解决散热问题也会造成更多的附加成本，降低市场竞争力^[2]。另一方面，随着窄带物联网(NB-IoT)产业的兴起，市场对低功耗MCU的需求日益增加。窄带物联网产品的主要应用场景是对数据的采集，并将数据定时定点传输。由于窄带物联网设备一般部署在生产环境中，很多时候无法提供稳定的电源，这就要求设备使用自身携带的电池进行供电，并且工作时间可能长达5-10年都不会对电池进行更换。因此功耗成为决定窄带物联网设备整体性能的关键因素。低功耗SoC设计顺应了电子消费市场的发展趋势。

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