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1. 1. 毕业设计（论文）的内容、要求、设计方案、规划等

傅里叶变换将信号由时域转换到频域，便于信号处理。 FPGA能够提供硬件定时的速度和稳定性，超越了数字信号处理器（DSP）的运算能力，属于真正的并行实行，可实时将采集的时域信号转换到频域。本课题研究8点流水线型的时域抽取FFT的Verilog HDL实现，设计时分几步进行：1、应用Matlab编程实现基2时域抽取算法；2、在Matlab/Simulink进行仿真；3、应用Quartus 2仿真实现。输入信号选用单一正弦波、两个不同频率正弦波的叠加，三角波。

2. 参考文献（不低于12篇）

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[4] 余雷.基于fpga的32点fft算法的设计与实现[d].西安电子科技大学，2015

[5] 赵冬冬.基于fpga的1024点fft算法实现[d].苏州大学，2014

[6] 邓学禹.基于fpga的1024点流水线工作方式的fft实现[d]. 电子科技大学,2005

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[11] 谢彦林. 可变点流水线结构fft处理器的设计及其fpga实现[d].西安电子科技大学，2007

[12] 云霄.可配置fft/ifft处理器的设计及其fpga构造[d].西安电子科技大学，2009