1. 研究目的与意义（文献综述）

现如今，随着数字集成电路的飞速发展，现场可编程逻辑门阵列(fpga)逐渐被大量应用，尤其是当下十分热门的机器学习和异构计算等要求并行计算的应用场合中，fpga更是作为最佳解决方案被使用^[1,2],除了高性能场合，在诸如物联网这类对成本较敏感的场景中，单片机与低端fpga组合的使用方式也十分有效^[3]。在这样的现状下，fpga实现的电路也越发复杂起来^[4]。随之而来的就是对设计的准确度要求越来越高。fpga的设计流程包括设计文件的输入，比如原理图，hdl文件等。网表综合，映射，布局布线，生成配置文件以及最终的下载至fpga。随着设计的越发复杂，这套eda流程运行一次所花费的时间越来越长。如今设计一款较为复杂的片上系统，运行一次流程可能需要花费数小时甚至数天^[5]，如果采用传统的嵌入式系统调试方式，即下载到目标板上测试后再根据问题去修改设计文件，如此反复，则效率就会非常低。假如能够在设计之初就能够准确预测电路在fpga中的实际运行情况，那效率就会大幅提升。对于fpga来说，其实现的是数字电路，电路的逻辑功能很容易就能够预测。但具体到实际的物理模型，电路中各信号在实际的元件和导线中的传输延迟就成了影响设计成败的一项关键参数，尤其是当下集成电路越做越小，这样的物理模型更是变得越发复杂^[6,7]。对这样的延迟进行预测，在fpga设计流程中就叫做时序分析。在如今数字电路运行速度越来越快的背景下，时序分析的准确性显得比以前更加重要。现阶段时序分析软件大都采用计算关键路径松弛值(slack)的方式来判断时序是否满足要求，具体方法为计算每两个寄存器之间的数据需求时间和数据到达时间差值以得出松弛值，取整个电路最小松弛值为关键路径松弛值，作为时序满足程度的评价，该值为正则满足时序要求^[8]。而为了分析出数据需求时间和数据到达时间，就需要根据电路模型建立时序模型，这是时序分析的主要工作。

目前国外主流fpga生产公司都在积极研究自己的配套开发软件，这其中就包含时序分析模块。xilinx公司开发的xilinx ise和vivado软件集成了timing analyzer时序分析器^[9]，其可进行静态时序分析，并且可以将分析结果输出在较为直观的图形界面上，具有很高的仿真精度，支持多工艺仿真。timequest timing analyzer是altera公司的时序分析软件，它也被嵌入到了其公司的fpga开发软件quartus ii之中，它是具有一定asic设计风格的静态时序分析工具，其约束文件采用业界标准的sdc文件格式输入。而国内的相关eda工具还在发展和完善之中，中科院微电子所，复旦大学以及中科院电子所可编程芯片实验室等研究机构都在这方面取得了一定的成果^[10]。

因此本课题就fpga的时序分析问题进行研究，具体研究目的为设计出一款能够对fpga设计流程中布局布线模块所生成的布局布线结果进行时序建模和延迟信息输出的时序分析软件。以便后续的仿真软件可以根据该延迟信息对实际生成的电路进行准确的时序仿真，及时发现因为信号延迟不符合设计要求而造成的问题。

2. 研究的基本内容与方案

本次课题的目标是设计一款fpga时序分析软件，该软件能够根据输入的网表文件或信息进行时序分析，最终得出用户所设计的逻辑电路中各个信号路径上的信号延迟，并将其输出为标准延迟文件(sdf文件)，以供后续仿真器读取该信息进行时序仿真。我拟定该软件的输入网表信息由一款开源的通用fpga布局布线器vpr生成，读取vpr所生成的网表信息，在其代码中加入时序图的生成代码，并对时序图进行遍历以生成各个信号路径的延迟信息，最终输出为sdf文件。

整个毕业设计过程分为以下几项任务：

1) 建立fpga网表综合后的电路模型所对应的时序模型，这是本次毕设的主要任务，本次毕设该任务目标定为对vpr软件在对电路进行装箱之后生成的电路图进行时序建模。该模型可用于在耗时较长的布线完成之前对电路时序情况进行预估^[11,12]。

3. 研究计划与安排

1-3周：查阅相关文献资料，确定毕业设计方案，完成开题报告和英文资料的翻译。

4-6周：研究vpr布局布线器及其相关输入输出文件。

7-10周：完成时序图的建立，能建立自己的延迟信息表。

4. 参考文献（12篇以上）

[1] michael wu; bei yin;guohui wang; chris dick; joseph r. cavallaro; christoph studer. large-scalemimo detection for 3gpp lte: algorithms and fpga implementations[j], ieeejournal of selected topics in signal processing

[2] mahnaz mohammadi;nitin satpute; rohit ronge; jayesh chandiramani; s. k. nandy; aamir raihan;tanmay verma; ranjani narayan; sukumar bhattacharya, a flexible scalablehardware architecture for radial basis function neural networks[c], 28thinternational conference on vlsi design, 2015, pages: 505 - 510.