摘 要

现如今，数字化成为电子设备快速发展的大趋势。数字集成电路产业得到长足发展。而FPGA作为一种数字逻辑电路的设计工具，在各个领域得到了广泛应用。在使用FPGA进行数字逻辑芯片开发的过程中，时序分析的好坏决定了芯片设计的成功与否。建立时序图是时序分析中的必要步骤。

本文根据FPGA内部资源特点，将电路分为组合逻辑电路和时序逻辑电路两类，并根据相对应的查找表和触发器的物理特性分别对其进行时序建模。文章还基于VPR软件的打包前时序图结构研究了如何编程实现时序图的存储和构建。为了能够观测运行结果，本文还介绍了一种标准延迟文件格式。整个毕设最终形成了一款能够读入逻辑层电路描述文件和FPGA结构描述文件，对其进行打包前时序分析，并输出标准延迟文件的开源时序分析软件。

相比于常见的时序分析软件，本软件代码开源，可移植性高。其中的标准延迟文件输出模块相比于VPR自带的模块，功能更为全面，可定制性强。

关键词：FPGA；时序分析；VPR

Abstract

Nowadays, digitalization has become the trend of rapid development of electronic equipment. Digital integrated circuit industry has developed by leaps and bounds. The FPGA as a digital logic circuit design tools, in various fields has been widely used. In the use of FPGA for digital logic chip development process, timing analysis determines the success of the chip design or not. Building timing graph is a necessary step in timing analysis.

According to the characteristics of FPGA internal resources, the circuit is divided into two kinds of combinational logic circuit and timing logic circuit, and according to the corresponding lookup table and the physical characteristics of the trigger, respectively, its timing modeling. This paper also studies how to program and implement the storage and construction of timing diagram based on VPR software. In order to be able to observe the results of the operation, this article also introduced a standard delay file format. The entire configuration has finally formed a can read into the logic layer circuit description file and FPGA structure description file, its packaging before the timing analysis, and output the standard delay file open source timing analysis software.

Compared to the common timing analysis software, the software code open source, high portability. One of the standard delay file output module compared to VPR comes with the module, the function is more comprehensive, and can be customized.

Key words: FPGA；Timing analyze；VPR

目 录

第1章 绪论 1

1.1 课题意义 1

1.2 国内外研究现状 1

1.3 本论文主要工作 4

第2章 FPGA时序模型 5

2.1 时序分析中的重要概念 5

2.2 查找表延迟模型 6

2.3 时序逻辑延迟模型 7

2.3.1 建立时间和保持时间 7

2.3.2 时钟到输出延迟 9

2.4 本章小结 10

第3章 时序模型的实现 11

3.1 时序图的存储结构 11

3.2 时序图的建立 12

3.3 本章小结 14

第4章 测试结果 15

4.1 标准延迟文件 15

4.2 测试方法 16

4.3 测试结果 17

第5章 总结与展望 25

5.1 全文工作总结 25

5.2 展望 25

参考文献 25

致谢 27

绪论

课题意义

现如今，随着数字集成电路的飞速发展，现场可编程门阵列(FPGA)逐渐被大量应用，尤其是当下十分热门的机器学习和异构计算等要求并行计算的应用场合中，FPGA更是作为常用解决方案被使用[1] [2] ，除了高性能场合，在诸如物联网这类对成本较敏感的场景中，单片机与低端FPGA组合的使用方式也十分有效[3] 。在这样的现状下，FPGA实现的电路也越发复杂起来[4] 。随之而来的就是对设计软件的准确度要求越来越高。FPGA的设计流程包括设计文件的输入，网表综合，映射，布局布线，生成配置文件以及最终的下载至FPGA。随着设计的越发复杂，这套EDA流程运行一次所花费的时间越来越长。如今设计一款较为复杂的片上系统，运行一次流程可能需要花费数小时甚至数天[5] ，如果采用传统的嵌入式系统调试方式，即下载到目标板上测试后再根据问题去修改设计文件，如此反复，则效率就会非常低。假如能够在设计之初就能够准确预测电路在FPGA中的实际运行情况，那效率就会大幅提升。对于FPGA来说，其实现的是数字电路，电路的逻辑功能很容易就能够预测。但具体到实际的物理模型，电路中各信号在实际的元件和导线中的传输延迟就成了影响设计成败的一项关键参数，尤其是当下集成电路越做越小，这样的物理模型更是变得越发复杂[6] [7] 。对这样的延迟进行预测，在FPGA设计流程中就叫做时序分析。在如今数字电路运行速度越来越快的背景下，时序分析的准确性显得比以前更加重要。现阶段时序分析软件大都采用计算关键路径松弛值(Slack)的方式来判断时序是否满足要求，具体方法为计算每两个寄存器之间的数据需求时间和数据到达时间差值以得出松弛值，取整个电路最小松弛值为关键路径松弛值，作为时序满足程度的评价，该值为正则满足时序要求[8] 。而为了分析出数据需求时间和数据到达时间，就需要根据电路模型建立出合理的时序模型。这就是本论文的主要工作。

国内外研究现状