全文总字数：3224字

1. 研究目的与意义及国内外研究现状

随着大规模、超高速集成电路的飞速发展,数字系统的集成度越来越高,运算速度越来越快,这使得全数字锁相环在数字通信、控制工程及无线电电子学的各个领域中的应用也越来越广泛。

传统的全数字锁相环（all digital phase-locked loop，adpll）采用的是固定模分频器与比例结构的环路滤波器，因此锁相速度慢，锁相范围窄，相位输出存在静态误差，并且如果输入频率fi偏离中心频率fc时，adpll的输出会存在较大稳态误差和明显的抖动。所以设计一种具有比例积分结构和前馈鉴频环节的可变模adpll，使锁相性能不受中心频率限制，加快锁相速度，具有十分重要的意义。

国内外研究现状

在新能源并网和ups电源等应用场合，迅速而精确地获得电网的频率和相位信息对系统的控制以及可靠稳定运行至关重要。锁相环是实现上述频率和相位快速检测的有效手段。根据实现方式的不同，锁相环可分为软件锁相环和硬件锁相环。软件锁相环需要测量电网的电压（电流），因此其锁相精度依赖于电压（电流）传感器的精度，并且软件锁相环需要具有较强计算能力的dsp，实现复杂且成本较高。硬件锁相环基于电压（电流）的过零点信息，易于实现且成本较低，其中，全数字实现的硬件锁相环更具有可靠性高、性能稳定和便于集成等优点，因而应用非常广泛。

2. 研究的基本内容

本毕业设计主要采用verilog语言，设计基于fpga的全数字锁相环。在实践过程中主要研究以下两方面内容：

1）软件编程，研究全数字锁相环各个模块设计方案，并根据各个模块的作用编写程序。

全数字锁相环包括鉴相器、环路滤波器、前馈鉴频器、可变模分频器等模块。

3. 实施方案、进度安排及预期效果

实施方案:

1)介绍全数字锁相环的总体设计方案

2）介绍全数字锁相环各个模块设计方案，包括鉴相器、环路滤波器、前馈鉴频器、可变模分频器等模块的作用原理。

3)完成各模块的连接，程序设计，并进行实验的数据和结果分析。

进度安排：

预期效果:

软硬件方面:能完成系统程序的编写工作，同时也能完成程序的仿真和调试。 硬件方面:能完成部分实物的制作和调试工作，所设计的ADPLL使相性能不受中心频率限制；同时加入的前馈鉴频环节，锁相速度快，最快可以在一个输入周期内锁定频率；得到的环路滤波器相位输出没有稳态误差且可以抑制输入噪声的干扰。得到的ADPLL达到锁相速度快、范围大、稳定性好，相位输出无静差的目标。

4. 参考文献

[1]刘晖.基于数字化锁相技术的应急电源快速切换的研究[j].电源技术应用，2008，11（6）：40-43. [2]单长虹，邓国扬.一种新型快速锁相环的研究[j].系统仿真学报，2003，15（4）：581-583.

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