LTC2294

Dual 12-Bit, 80Msps

Low Power 3V ADC

■ Integrated Dual 12-Bit ADCs

■ Sample Rate: 80Msps

■ Single 3V Supply (2.7V to 3.4V)

■ Low Power: 422mW

■ 70.6dB SNR at 70MHz Input

■ 90dB SFDR at 70MHz Input

■ 110dB Channel Isolation at 100MHz

■ Multiplexed or Separate Data Bus

■ Flexible Input: 1VP-P to 2VP-P Range

■ 575MHz Full Power Bandwidth S/H

■ Clock Duty Cycle Stabilizer

■ Shutdown and Nap Modes

■ Pin Compatible Family

105Msps: LTC2282 (12-Bit), LTC2284 (14-Bit)

80Msps: LTC2294 (12-Bit), LTC2299 (14-Bit)

65Msps: LTC2293 (12-Bit), LTC2298 (14-Bit)

40Msps: LTC2292 (12-Bit), LTC2297 (14-Bit)

25Msps: LTC2291 (12-Bit), LTC2296 (14-Bit)

10Msps: LTC2290 (12-Bit), LTC2295 (14-Bit)

■ 64-Pin (9mm times; 9mm) QFN Package

APPLICATIONS

■ Wireless and Wired Broadband Communication

■ Imaging Systems

■ Spectral Analysis

■ Portable Instrumentation

DESCRIPTION

The LTCreg;2294 is a 12-bit 80Msps, low power dual 3V

A/D converter designed for digitizing high frequency, wide

dynamic range signals. The LTC2294 is perfect for

demanding imaging and communications applications

with AC performance that includes 70.6dB SNR and 90dB

SFDR for signals well beyond the Nyquist frequency.

DC specs include plusmn;0.4LSB INL (typ), plusmn;0.2LSB DNL (typ)

and no missing codes over temperature. The transition

noise is a low 0.3LSBRMS.

A single 3V supply allows low power operation. A separate

output supply allows the outputs to drive 0.5V to 3.6V

logic. An optional multiplexer allows both channels to

share a digital output bus.

A single-ended CLK input controls converter operation. An

optional clock duty cycle stabilizer allows high perfor-mance at full speed for a wide range of clock duty cycles.

PIN FUNCTIONS

AINA

(Pin 1): Channel A Positive Differential Analog

Input.

AINA

– (Pin 2): Channel A Negative Differential Analog

Input.

REFHA (Pins 3, 4): Channel A High Reference. Short

together and bypass to Pins 5, 6 with a 0.1micro;F ceramic chip

capacitor as close to the pin as possible. Also bypass to

Pins 5, 6 with an additional 2.2micro;F ceramic chip capacitor

and to ground with a 1micro;F ceramic chip capacitor.

REFLA (Pins 5, 6):

Channel A Low Reference. Short

together and bypass to Pins 3, 4 with a 0.1micro;F ceramic chip

capacitor as close to the pin as possible. Also bypass to

Pins 3, 4 with an additional 2.2micro;F ceramic chip capacitor

and to ground with a 1micro;F ceramic chip capacitor.

VDD (Pins 7, 10, 18, 63): Analog 3V Supply. Bypass to GND with 0.1micro;F ceramic chip capacitors.

CLKA (Pin 8): Channel A Clock Input. The input sample

starts on the positive edge.

CLKB (Pin 9): Channel B Clock Input. The input sample

starts on the positive edge.

REFLB (Pins 11, 12): Channel B Low Reference. Short

together and bypass to Pins 13, 14 with a 0.1micro;F ceramic

chip capacitor as close to the pin as possible. Also bypass

to Pins 13, 14 with an additional 2.2micro;F ceramic chip ca-

pacitor and to ground with a 1micro;F ceramic chip capacitor.

REFHB (Pins 13, 14): Channel B High Reference. Short

together and bypass to Pins 11, 12 with a 0.1micro;F ceramic

chip capacitor as close to the pin as possible. Also bypass

to Pins 11, 12 with an additional 2.2micro;F ceramic chip ca-

pacitor and to ground with a 1micro;F ceramic chip capacitor.

AINB

– (Pin 15): Channel B Negative Differential Analog

Input.

AINB

(Pin 16): Channel B Positive Differential Analog

Input.

GND (Pins 17, 64): ADC Power Ground.

SENSEB (Pin 19): Channel B Reference Programming Pin.

Connecting SENSEB to VCMB selects the internal reference

and a plusmn;0.5V input range. VDD selects the internal reference

and a plusmn;1V input range. An external reference greater than

0.5V and less than 1V applied to SENSEB selects an input

range of plusmn;VSENSEB. plusmn;1V is the largest valid input range.

VCMB (Pin 20): Channel B 1.5V Output and Input Common

Mode Bias. Bypass to ground with 2.2micro;F ceramic chip

capacitor. Do not connect to VCMA.

MUX (Pin 21): Digital Output Multiplexer Control. If MUX

is High, Channel A comes out on DA0-DA13, OFA; Channel B

comes out on DB0-DB13, OFB. If MUX is Low, the output

busses are swapped and Channel A comes out on DB0-

DB13, OFB; Channel B comes out on DA0-DA13, OFA. To

multiplex both channels onto a single output bus, connect

MUX, CLKA and CLKB together.

SHDNB (Pin 22): Channel B Shutdown Mode Selection

Pin. Connecting SHDNB to GND and OEB to GND results

in normal operation with the outputs enabled. Connecting

SHDNB to GND and OEB to VDD results in normal opera-

tion with the outputs at high impedance. Connecting

SHDNB to VDD and OEB to GND results in nap mode with

the outputs at high impedance. Connecting SHDNB to VDD

and OEB to VDD results in sleep mode with the outputs at

high impedance.

OEB (Pin 23): Channel B Output Enable Pin. Refer to

SHDNB pin function.

NC (Pins 24, 25, 41, 42): Do Not Connect These Pins.

DB0 – DB11 (Pins 26 to 30, 33 to 39): Channel B Digital

Outputs. DB11 is the MSB.

OGND (Pins 31, 50): Output Driver Ground.

OVDD (Pins 32, 49): Positive Supply for the Output Driv-

ers. Bypass to ground with 0.1micro;F ceramic chip capacitor.

OFB (Pin 40): Channel B Overflow/Underflow Output.

High when an overflow or underflow has occurred.

DA0 – DA11 (Pins 43 to 4

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LTC2294

双12位，8Msps

低功耗3V ADC

■ 12位集成双通道 ADCS

■采样率：80Msps

■ 单3V电源（2.7V~3.4V）

■低功耗：422mw

■ 频率为70MHz时信噪比是70.6dB

■ 频率为70MHz时无杂散动态是90dB

■ 频率为100MHz时通道隔离110dB

■ 数据总线复用或独立

■ 输入范围是1VP~2VP

■ 满功率带宽S / H为575MHz

■ 时钟占空比稳定器

■ 停机和打盹模式

■ 引脚兼容系列

105Msps: LTC2282 (12-Bit), LTC2284 (14-Bit)

80Msps: LTC2294 (12-Bit), LTC2299 (14-Bit)

65Msps: LTC2293 (12-Bit), LTC2298 (14-Bit)

40Msps: LTC2292 (12-Bit), LTC2297 (14-Bit)

25Msps: LTC2291 (12-Bit), LTC2296 (14-Bit)

10Msps: LTC2290 (12-Bit), LTC2295 (14-Bit)

■ 64引脚(9mm times; 9mm) QFN封装

应用

■无线和有线宽带通信

■成像系统

■频谱分析

■便携式仪表

说明

LTCreg;2294 是一个12位80Msps、低功耗双3V数字化高频、动态信号范围宽的A / D转换器。LTC2294是一个通信成像与AC性能完美的元器件，70.6分贝的SNR和90dB的SFDR，远远超过奈奎斯特频率。DC规格包括plusmn;0.4LSB INL (typ), plusmn;0.2LSB DNL (typ)，不会存在过温的现象。转换噪声只有0.3LSBRMS。单3V电源实现了低功耗运行。一个单独的输出电源允许输出驱动范围是0.5V至3.6V。一个可选的多路复用器允许两个通道共享数字输出总线。只有一端CLK输入控制转换，时空占空比可变。

引脚功能

AINA

(Pin 1):正差分模拟输入通道A。

AINA

–(Pin 2):负差分模拟输入通道A。

REFHA (Pins 3, 4):

高参考通道A。一个0.1mu;F的陶瓷芯片电容器且越靠近Pins 5, 6 越好。另外的2.2mu;F的陶瓷片式电容器靠着Pins 5, 6且和一个0.1mu;F的陶瓷芯片电容接地。

REFLA (Pins 5, 6):

低参考通道A。一个0.1mu;F的陶瓷芯片电容器且越靠近Pins 3,4越好。另外的2.2mu;F的陶瓷片式电容器靠着Pins 5, 6且和一个0.1mu;F的陶瓷芯片电容接地。

VDD (Pins 7, 10, 18, 63):

模拟3V电源，旁路与一个0.1mu;F的陶瓷芯片电容接GND.

CLKA (Pin 8):时钟输入通道A。输入样本开始于正沿。

CLKB (Pin 9):时钟输入通道B。输入样本开始于正沿。

REFLB (Pins 11, 12): 低参考通道B。一个0.1mu;F的陶瓷芯片电容器且越靠近Pins 13,14越好。另外的2.2mu;F的陶瓷片式电容器靠着Pins 13,14且和一个0.1mu;F的陶瓷芯片电容接地。另外的2.2mu;F的陶瓷片式电容器靠着Pins 13,14且和一个0.1mu;F的陶瓷芯片电容接地。

REFHB (Pins 13, 14):高参考通道B。一个0.1mu;F的陶瓷芯片电容器且越靠近Pins 11,12越好。另外的2.2mu;F的陶瓷片式电容器靠着Pins 11,12且和一个0.1mu;F的陶瓷芯片电容接地。另外的2.2mu;F的陶瓷片式电容器靠着Pins 11,12且和一个0.1mu;F的陶瓷芯片电容接地。

AINB

–(Pin 15):负差分模拟输入通道B。

AINB

(Pin 16):正差分模拟输入通道B。

GND (Pins 17, 64): ADC电源接地。

SENSEB (Pin 19):编程参考通道B。连接SENSEB和VCMB，选择内部参考，输入范围plusmn;0.5V。VDD选择内部参考且输入范围是plusmn;1V。外部参考0.5~1V,大小取决于SENSEB。范围在plusmn;VSENSEB.最大有效输入范围是plusmn;1V。

VCMB (Pin 20):1.5V输出和输入共模偏置通道B。旁路与2.2mu;F的陶瓷贴片电容接地。不要连接VCMA。

MUX (Pin 21):多路数字输出复用控制器。当MUX高时，通道A 形成于DA0-DA13, OFA;通道B形成于DB0-DB13, OFB。当MUX低时，输出总线就相反了，通道A 形成于DB0-DB13, OFB;通道B形成于DA0-DA13, OFA。为了使两个通道复合成单个输出总线，把MUX，CLKA和CLKB接在一起。

SHDNB (Pin 22):B通道断开模式选择引脚。连接SHDNB和GND并连接OEB和GND，使输出功能正常操作。连接SHDNB和GND并连接OEB和VDD，使高阻抗输出正常操作。连接SHDNB和VDD并连接OEB和GND，使高阻抗输出处于停顿模式。连接SHDNB和VDD并连接OEB和VDD，使高阻抗输出处于睡眠模式。

OEB (Pin 23): B通道输出引脚。参阅SHDNB引脚功能。

NC (Pins 24, 25, 41, 42):不要连接这些引脚。

DB0–DB11 (Pins 26 to 30, 33 to 39):通道B数字输出.DB11 是MSB。

OGND (Pins 31, 50):输出接地驱动器。

OVDD (Pins 32, 49): 输出驱动器正电源。旁路和一个0.1mu;F的陶瓷贴片电容接地。

OFB (Pin 40): 通道B上溢/下溢输出。上溢或下溢发生时高。

DA0–DA11 (Pins 43 to 48, 51 to 56):通道A数字输出。DA11是MSB。

OFA (Pin 57): 通道A上溢/下溢输出。上溢或下溢发生时高。

OEA (Pin 58):A通道输出。参阅SHDNA引脚功能。

SHDNA (Pin 59):通道A关闭模式选择引脚。连接 SHDNA 和GND 且连接OEA和GND，使输出处于正常模式。连接 SHDNA和GND且连接OEA和VDD，使高阻抗输出正常操作。连接SHDNA 和VDD 且连接OEA 和 GND，使高阻抗输出处于停顿模式。连接SHDNA和VDD且连接OEA 和VDD，使高阻抗输出处于睡眠模式。

MODE (Pin 60): 输出格式和时钟占空比稳定器选择引脚。需要注意的是MODE控制两个通道。连接MODE 和GND，选择偏移二进制输出格式和关闭时钟占空比稳定器。1/3 VDD选择偏移二进制输出格式和打开时钟占空比稳定器。2/3 VDD选择2rsquo;补码输出格式和打开时钟占空比稳定器。VDD选择2rsquo;补码输出格式和关闭时钟占空比稳定器。

VCMA (Pin 61):通道A1.5V输出和输入共模偏置。旁路与2.2mu;F陶瓷芯片电容器接地。不要连接VCMB。

SENSEA (Pin 62):通道A参考编程引脚。连接SENSEA和VCMA选择内部参考，输入范围是plusmn;0.5V 。VDD选择内部参考，输入范围是plusmn;1V。外部基准大于0.5V且小于1V，选择输入范围为plusmn;VSENSEA。最大有效输入范围是plusmn;1V。

GND (Exposed Pad) (Pin 65):ADC电源接地。在封装底部的裸露焊盘需要被焊接到接地。

应用信息

动态性能

信号与噪声失真比

信号与噪声失真比[S/(N D)]是基本输入频率幅度RMS振幅所与其它分量在ADC的输出频率幅度的比。输出频率是高于DC、低于采样频率的一半。

信噪比

信噪比是一个基本输入频率振幅RMS与所有其他频率成分的振幅（除了谐波和DC）的比。

总谐波失真

总谐波失真是输入信号的所有谐波的总和与输入信号基波的比。带外谐波频带在DC和采样频率的一半之间。在此数据表中计算的总谐波失真的所有谐波最多到第五个。

互调失真

如果ADC输入信号由一个光谱成分组成，该ADC转换函数的非线性能产生互调失真（IMD）和THD。IMD是一个由正弦输入的变化

和另一个正弦输入不同引起的频率。如果两个纯正弦波频率fa和fb 被施加到ADC的输入，在ADC转换的非线性函数可以创建失真产物在和与差的频率mfa plusmn; nfb之间（m，n=0,1,2,3...）。3阶互调产物是2fa fb,2fb fa, 2fa–fb and 2fb – fa。互调失真被定义为任一输入色调值与最大的三阶互调产物的值的比率。

无杂散动态范围（SFDR）

虚假的自由动态范围是谐波峰值或杂散噪声最大的光谱分量不包括输入信号和直流。这个值是用分贝表示相对于全面输入信号的均方根值。

输入带宽

输入带宽是被3 db全面输入信号减少的基本的振幅输入频率。

孔径延迟时间

是输入信号由采样和保持电路达到CLK中间电源的时间。

孔径延迟抖动

孔径延迟时间转换之间的变化。当采样一个AC输入时此随机变化将导致噪音。信号噪声比由于抖动将会是SNRJITTER = –20log (2pi; bull; fIN bull; tJITTER)。

相声

相声是一个频道到另一个频道的耦合

转换器操作

LTC2294是双重CMOS管线式多步转换器。转换器有六个流水线ADC阶段；模拟输入会五个周期以后导致数字化采样值。最佳交流性能模拟的输入应该存在差异。对成本敏感的应用程序,模拟输入可以驱动单端谐波失真。CLK是单端输入。LTC2294操作分两个阶段,取决于CLK输入引脚。在操作中,ADC数字转换的输入阶段,量化值减去从输入的DAC残留。残留是放大和输出放大器的残留。运作阶段连续，以至于剩余的阶段输出他们的残留。偶数阶段获得残留和副产物。

当CLK很低,模拟输入样本差异直接取决于输入取样保持的电容器。在的即时时钟转换从低到高时，输入样本。当CLK很高,由S / H缓冲放大器输入电压驱动第一流水线ADC的阶段。第一阶段获得S / H的输出在CLK高的阶段。当CLK回到低时,第一阶段产生第二阶段所需要的残留。同时，输入S / H获取模拟输入。当CLK回到高时，第二阶段产生第三阶段所需要的残留。第三,第四和第五阶段重复相同的过程,产生5个阶段的残留发送到第六阶段ADC进行最后的评估。

每个ADC阶段后第一个有额外的范围,以适应flash和放大器来弥补错误。结果所有的ADC阶段数字同步，可以适当结合修正逻辑，再发送到输出缓冲区。

采样/保持的操作和输入驱动

采样/保持操作

模拟输入连接采样电容(CSAMPLE)和NMOS晶体管。电容器连接到每个输入(CPARASITIC)的总和与所有其他每个电容输入有关。

在样品阶段的CLK很低时,晶体管连接采样电容和模拟输入并负责和跟踪差分输入电压。当CLK转换从低到高,采样输入电压决定于采样电容。在保持阶段CLK很高时,采样电容与输入、电压传递到ADC核心进行处理。从高到低CLK过渡,采样电容的输入可以重新获得新

的样品。自取样电容仍持有前面的示例，充电故障样本之间成正比的电压的变化将会在这个时间产生。如果最后的样品与新样品之间的变化很小，充电故障会很小。如果输入变化很大,如更改奈奎斯特附近输入频率，然后一个更大的故障将会出现。

单端输入

对于敏感的应用程序，模拟的输入可以是单端驱动。用单端输入，谐波失真和INL将降低,但是信噪比和DNL将保持不变。一个单端输入，AIN 应该是输入信号驱动，AIN-应连接到1.5V或VCM。

共模偏置

为获得最佳性能的模拟输入，驱动应该存在差异。每个输入应该在plusmn;0.5 v有2V的变化范围或plusmn;0.25 v 有1 v变化范围,共模电压为1.5 v左右。VCM输出针可以用来提供共模偏见水平。VCM可以直接绑定到中心抽头变压器设置直流输入电平或作为参考水平运算放大器差动驱动电路。VCM引脚必须与2.2micro;f或更大的电容器接地。

输入驱动阻抗

与所有高性能、高速adc一样，LTC2294的动态性能可以通过输入影响驱动电路,特别是第二次和第三次谐波。源阻抗和电抗可以影响SFDR。在时钟的下降沿,取样与保持电路将连接4 pf采样电容输入密码并启动采样周期。他采样周期结束时CLK上升,持有采样输入采样电容。理想的输入电路应该足够快，使采样电容完全充电在采样周期期间。然而,这并不总是可能的和不完整的结算降低SFDR。采样故障会尽可能线性减少不完全沉降的影响。

为了获得最佳的性能,需要每一个输入都有100Ω或更少的阻抗。源阻抗微分应该匹配输入。贫乏的匹配甚至会导致更高的谐波,尤其是第二个。

输入驱动电路

二元中心抽头的基于VCM的直流偏置，在其最佳的直流电平信号设置了ADC的输入。终止对跨前二是可取的，因为这提供了一个通用的模式路径的收费由样品引起的故障和持有。其他的匝数比可以由模数转换器的源阻抗不超过100Ω对于每个ADC的输入。一个利用变压器的缺点是低频响应的

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