对于基于FPGA的器电流控制器交流电机驱动器的回顾

摘要—本文的目的是提出实现现场可编程门列的好处和利益。为此目的，多种当前的被应用到交流电机驱动器的控制技术，被设计出来并进行实施。它们包括ON-OFF电流控制器，比例积分电流控制器，和预测电流控制器。调节电流的质量显著提高，这主要是由于执行时间延迟的一个非常重要的降低，事实上，在所有描述的技术，所设计的硬件体系结构的执行时间只有几微秒。这个时间的减少源于FPGA所提供的设计非常强大的专用体系结构的可能性，许多实验结果，以示出基于FPGA的解决方案的效率，实现电气系统高性能控制而给出。

关键词：交流电（AC）设备驱动器，电流控制，现场可编程门阵列（FPGA），硬件架构设计。

术语：

S，R定子，转子指数。

D，Q同步的参考帧索引。 V，I，Phi;电压，电流，磁通。

TE，TL电磁转矩，负载转矩。 R，L电阻，电感。

omega;，theta;角的速度，转子的位置。

˚F，J粘性摩擦系数，转动惯量。

p极对数。

T HD总谐波失真

引言

在这过去的20年中，工业电气设备的控制一直是已经实现的重要的研究和许多显著改进的焦点。这些进展主要源于该技术革命导致非常强大的组件，允许执行越来越复杂的控制算法。随着先后提高了可靠性和数字技术的性能，数字控制技术已经超越了相应的模拟。事实上，与传统的模拟控制相比，数字控制具有许多优点，如灵活修改控制方案，适应不同的系统和操作条件下，抗噪声和不敏感成分的变化。如今，数字控制技术大多与微控制器或数字信号处理器（DSP）中进行，由于其软件的灵活性和成本低。因此，DSP控制器被许多工程师认为是一个合适的解决方案。这些组件具有一个算术逻辑单元尤其专用于实时计算。他们还集成外围单元像模拟 - 数字转换器（ADC）和计时器，适合于电气系统的驱动器的需要。然而，模拟控制的一些优势仍然要更换十分困难，如准确性，最重要的是，由于缺乏反馈环路延迟。事实上，虽然多方案或高性能DSP处理器可以处理这个问题，胆识他们仍然限制了复杂的算法结构，其成本可能会超过他们带来的好处。

现场可编程门阵列（FPGA）也被认为是适当的解决方案。为了促进控制器性能并因此减少模拟和数字世界之间的差距。当相关联的快速ADC，FPGA中的极其快速计算能力允许的控制算法几微秒实时计算，尽管它们的复杂性。另一方面，FPGA帮助适应良好的控制体系结构的具有可自由定位的采样时刻的发展。与此同时，它们允许的不同的控制功能为一个完整的系统级芯片（SoC）的集成的执行，其结果是，FPGA相当成熟的用于电力驱动应用。它们已被施加有成功的脉冲宽度调制（PWM）转换器，机驱动器的控制。甚至多机控制系统。此外，DSP控制器，FPGA是非常低的成本组成部分。甚至最近，公司还推出了FPGA系列，包括多个模拟FUNC，系统蒸发散，如ADC。

因此，为了使这些报道优势综合，也包括新的，目前在该文相关的一套基于FPGA的电流控制器的系统描述适用于交流电机驱动器。这些类型的应用是高层次的实时性能的工业控制系统的好例子。

ON-OFF电流控制器的FPGA实现首先暴露出来。控制器的两个组进行了分析和合成。第一组的特征在于由可变开关ING频率，而第二个是基于有限的开关频率。使用基于FPGA的控制器允许显著提高电流波形的质量因为其非常小的执行时间。在这些条件下，所获得的数字电流控制器可以很密切近似到其对应的模拟。

比例 - 积分（PI）电流控制器的合成。这也包括提出证据把自由定位采样时刻的贡献，以提高控制性能。再一次，非常小的执行时间允许的非同步PWM策略的发展，这意味着该参考电压以非常高的采样速率刷新（高达200千赫）。这种高率的参考电压有用于需要低开关频率高功率应用的极大利益。

在此之后，同步机预测电流控制器的开发和FPGA实现给出。如公知的，预测电流控制器需要复杂的在线计算方案。因此，数字实现预测电流控制器的特征在于，电流检测时刻和，其中适于电压源逆变器（VSI）电压矢量准备好被施加的时刻之间的不可避免的延迟。在这种情况下，控制性能上的计算时间，它必须是短足以相对于该取样周期[19]强烈依赖。否则，如果在计算的时间不足够短，则需要复杂的算法的修改，以确保基层演出要控制的系统[20]，[21]。所提出的基于FPGA的预测电流控制器烯祖雷斯贝尔实时电压矢量计算不添加任何算法的修改。在这种情况下，整个execu-化时间[包括模拟 - 数字（AD）转换】仅等于4.52微秒。

然而，达到控制性能高水平只能与重要设计工作的帮助获得。这就是为什么，存在于一个专门的部分适当的基于FPGA的设计方法作者。它的结果从两个相反的需求之间的必要的妥协的解决方案，即：1）一个友好的设计环境，不吓唬非专家微电子设计; 2）充分考虑了控制性能的要求。

所有研究的电流控制器，用图表示的实验装置进行测试。 1.所有这些控制器的一般体系结构包括电流控制器本身，ADC和数字 - 模拟（DA）转换器接口，RS232串行通用异步接收机/发射机（UART）接口，导致全SoC集成。

众多的实验结果表示，它清楚地示出的好处和所提出的基于FPGA的电流控制器的有效性。

一，FPGA设计方法研究

FPGA技术允许灵活的可编程环境中制定具体的硬件架构。 COM-相比微处理器和DSP的标准架构，FPGA中的这种特殊性使设计人员新的自由度，因为他可以建立匹配的控制perfor-mances和实施限制方面的所有要求的专用硬件架构。因此，这些专用硬件架构的设计要实现的控制算法和其最终硬件实现之间的完美adequation的基础上，允许例如以保持所选择的算法的所有潜在的并行性。

然而，在许多情况下，基于FPGA的CON-控制器体系结构的设计是相当直观的和从设计师需要掌握若干不同知识（例如，微电子，控制和电机的理论）。这是一个复杂的算法结构尤其如此，如在驱动控制应用中发现的。这自然会导致许多控制工程师喜欢的标准实现像DSP解决方案。因此，为了使控制算法更加易于管理和不太直观的设计中，设计者必须严格遵循一组步骤和规则，其由一个高效的设计方法。这种方法的主要特点是已经取得设计的可重用性，针对性成分的CON-sumed资源的优化配置，考虑到的的控制性能，最后，开发时间的减少。

一些学者已经提出了有趣的设计方法。所有这些都基于一个友好的开发过程，其中的可重用性是最重要的始终。因为这将在下一段落中所示进行，所提出的方法的特异性依赖于一个事实，即它已具有总是记住该控制工程师不是微电子专家设计的。这就是为什么设计步骤的重要组成部分，在Simulink与Matlab友好的环境中实现的原因。然而，另一个关键点是，优先考虑对价的控制性能，最终硬件结构需要优化。因此，用Matlab在这里并不意味着非常高速INTE-碎电路硬件描述语言（VHDL）[]代码自动由主FPGA制造商提出的工具箱中产生，因为这必然导致在一个未优化的解决方案消耗的资源方面。因此，在提出的方法，设计人员在VHDL编写自己的架构，但他强烈的算法架构Adequation（A3）[28]技术帮助后面会解释。作为结论，这种设计方法是两个相反的需求之间的平衡的解决方案，即：1）不吓唬非专业设计者2）控制性能的要求考虑在设计过程中，这必然导致大量的努力友好的方法。的设计方法的主要步骤现在介绍。

图 2.可重用模块的具体库。控制算法的模块化A.分区

关于复杂的算法时，此步骤是至关重要的。它的目的，以减少设计周期，它也被称为“时间到市场”。它由整个控制算法划分成被称为模块子部分，这是更容易开发和从功能的角度来看是有意义的。这可以通过识别和可重复使用的几个和独立的模块，如稳压器，调制功能，估计和矢量运营商按照层次结构和规律的概念提取完成。层次是用来划分一个大型或复杂的设计成更易于管理的子部分。规律性的目的是最大限度地提高已经设计模块的再利用。

然而，在同一时间，设计者也验证所选择的算法模块化分区-满足融合条件。该标准集成了执行过程是由靶向部件的硬件资源的限制的事实。因为这将在后面示出，优化过程被驱动以该目的。它导致消耗更少的硬件资源。然而，因为它是单独地应用到每个提取模块，提取模块的数量越大，越低的性能在硬件资源消耗方面的水平。因此，如果硬件限制不满意，设计者有可能减少提取模块的数量，即使重复使用的某种程度的丢失。

其结果是，不同的可重复使用的模块，具有不同的抽象级别，可以提取并添加到电气系统的控制的具体的库。这个库，它是在可用，但仍然在建设中，由三个主要等级层次如图。 2.从作者的经验，这三个分级等级足以完全表征中的电气系统的控制中使用的不同的功能。第一或最低层次级包括细晶粒运营商，如寄存器和算术运算器（加法器，乘法器等）。第二或中间电平的COM-prises的电气系统的控制的最常用的功能的模块，例如抗饱和PI控制器，PWM（ABC到DQ）转换，等等。这些模块使用第一层次建运营商最后，整个控制算法构成的库的第三或最高层次级。这些模块是使用第一和第二级模块开发。

B.仿真算法细化程序

如前面提到的，仿真程序Matlab的Simulink的软件环境下进行的。它旨在：

bull;验证完全控制应用程序的功能;

bull;找到用于根据需要控制性能约束每个控制变量的合适的采样周期和定点格式的细化。

功能性验证可以通过利用Simulink时间连续块的功能模型的DEVEL-opment来实现。然后，将每单位数字算法中-rithm的参数化是通过研究采样周期的影响和所选择的定点格式的效果进行。需要注意的是定点格式的选择可以从适于方法]导出。在这个层面上，模拟是通过使用系统生成工具箱数字定点规格型号的发展重新化。8数据流图（DFG）然后对于每个提取的第二层次的模块中定义。 DFG是算法，它包括关于其预期实施无时序规范的图形表示。它是由节点和边的。每个节点代表一个简单的算术运算或一个简单的数学或逻辑功能，并且每个边缘对应于一个数据传输。例如，图4（a）示出了一个简单的第二级的算法，其特征在于由下面的简单函数的DFG：

因为它可以在相关的DFG可以看出，这两个乘法可以并行方式进行，但在加入取决于两个乘法结果，因此，必须只在乘法实现来完成。因此，DFG清楚地显示了数据相关性和所考虑的算法的潜在并行性。 图。 3代表不同的上述步骤。可以注意到的是，到现在为止，没有选择，已经对目标成分自模块化分区和定点细化也可以适用于DSP控制器。

图3，DFGs的发展

图4.示例Y（T）= A1x1（T） A2x2（T）。 （一）DFG。 （二）SDFG

C.优化程序

优化过程是基于A3方法[。这种方法的目的，当施加到FPGA设计，是找到对于给定应用的算法的优化的硬件结构，而令人满意的大小和定时限制。在每个DFG，某些操作被多次使用。如果操作被重复n次，施加到该操作者的A3因式分解过程包括只保持该操作员为m的实现与M lt;N的。大部分时间，m是等于一。操作者在这里必须理解为硬件支持的给定操作的。奥迪A3方法论普遍应用于贪婪的运营商像乘法器硬件资源消耗方面。该DFG分解的结果是因式分解数据流图（SDFG）。

图4（b）表示其中因式分解过程被施加到乘法器操作者的FDF例子。注意，该因式分解过程减少了硬件消耗的资源，但增加了计算时间。最终图形，这将被用于硬件结构的设计中，是计算时间和硬件消耗的资源量之间的折衷的这种结果。对于许多电器SYS-统控制器，所使用的采样周期比计算时间延迟大得多。在这些情况下，第一个目标是硬件消耗的资源的减少。

D.模块化硬件架构设计

一种数据路径和控制单元被用于文库的每个模块中定义。该体系结构的数据路径总是由与它的相应的操作员和与运营商之间的数据总线的每个边沿替换最终图中的每个节点获得。数据总线传输由一个控制单元（一个简单的有限状态机（FSM））来管理。

图5.（a）DFG和（b）SDFG派生架构。

图6.（a）通用模块架构。 （b）该模块的时序图。

图5（a）和（b）呈现分别对应，图14的DFG和FDFG架构。 4.可以注意到，所获得的数据路径是其相应的曲线图，并且该因式分解架构的延迟时间比defactorized大一准副本。

文库的每个开发的模块的特征在于，其输入和输出的格式，可重用性，延迟和通信协议的程度。所有这些规范都必须在数据表中明确指出了开发的模块架构易于重用。图。 6呈现对应于第二hierar-chical水平可重复使用的模块体系结构的一般结构。数据路径是由基本运算符，如加法器，乘法器，复用器，寄存器等。这些基本运营商之间的数据传输由一个控制单元，其与所述时钟信号（CLK）同步的管理的。一个模块的控制单元总是通过启动脉冲信号激活。当计算时间过程结束，一个结束脉冲元素信号指示到全局控制单元，该模块的数据输出是随时可以使用。

作为用于第三层次级模块的硬件架构的发展，它是使用的库的第一和第二层次级的块执行。因此数据路径的第二和第一级模块，其与数据

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